1、反射的产生
在数字电路中，当信号在PCB板连接线上传输的时延大于信号逻辑电平转换的时间时，PCB 板上的连接线不再是一条零阻抗的理想导线，它将与其相邻的参考导电平面构成一条传输线。例如PCB板外层上常用的微带线和PCB板中间层中常用的带状线。如图1 所示。当信号在传输线上传播时，只要遇到了阻抗变化，就会发生反射。这可能发生在传输线的末端——它由阻抗不匹配所引起，也可能由传输线的几何结构的不连续性导致，如过孔、拐角等。这时入射信号的一部分将沿着与原传播方向相反的方向反射回源端，而剩余的那部分将沿原方向继续传播。对于图2所示(图2见下页)的信号传输模型，如果传输线的末端端接一个阻抗，而且这个阻抗与线的阻抗精确的匹配，那么幅度为V i的信号将被端接到地，电压Vi将仍保持在线上直到信号源转换。在这种情况下Vi是直流稳态值。否则，如果传输线的末端的阻抗不是传输线的特性阻抗，信号的一部分端接到地，信号的其余部分将被反射到传输线回到源。反射回的信号的量由反射系数决定，反射系数由确定的点的反射电压同输入电压的比决定，这个点定义为传输线上阻抗不连续。阻抗不连续可以是不同特征阻抗的传输线的一部分，也可以是端接电阻或到芯片缓冲器上的输入阻抗。

但是，一个实际的电气传输线结构往往是由一个低输出阻抗的驱动器、一段特征阻抗恒定的传输线和一个高输入阻抗的接收器构成，源端和负载端的阻抗通常是不匹配的。当信号的上升时间和往返的延时间相当（或小于）的时候，信号就会在驱动和接收之间来回反射，最终导致过冲、振铃、边沿迟缓等问题。过冲一方面会造成强烈的电磁干扰，另一方面会损伤后面电路的输入级，甚至失效。而振铃会带来信号长时间不能稳定，边沿迟缓带来信号上升时间过长，二者都可能带来信号的时序问题，如时钟数据同步、建立与保持时间不满足等。

2、反射的分析和抑制
2.1 反射的仿真分析
使用EDA 工具对PCB 板的传输线反射现象进行仿真，可以在PCB实现中迅速地发现、定位和解决反射问题。本文以M e n t o r 公司的仿真软件HyperLynx 为例对反射进行分析。首先建立一个简单的分析模型，由LineSim 建立模型如图3（a）所示。该基本模型包括一个驱动器A0 、一个接收器B 0和一段传输线，其中驱动器和接收器都是3.3V的快速CMOS器件;频率为133MHz;传输线的设置是长为3in，宽为6mil，相对介电常数为4.3，介质厚度为10 mil，特性阻抗为79.8ohms 的微带线。图中分别在A0和BO端设置了示波器探头。仿真结果如图3(b)所示。由图可以看出，如果传输线的源端和负载端都不匹配，那么由于信号的连续反射所产生的过冲、振铃等现象很明显，造成的振铃噪声比较严重。因此，需要采取相应的措施来减小或消除信号的反射。

2.2 反射的抑制技术
在高速数字系统中，传输线上阻抗不匹配会引起信号反射，抑制反射的方法是根据传输线的特性阻抗在其发送端或接收端进行阻抗匹配，从而使源反射系数或负载反射系数为零。或利用短传输线的理论，使线路可以等效为一个集总电路元件，进而可以忽略反射造成的影响。因此，目前传输线的反射抑制主要有三种方法: 源端端接、末端端接和短线。
2 . 2 . 1 源端端接
源端端接方式指的是把每个驱动门电路通过一个串联电阻连接到传输线上。串联电阻的值加上驱动门的输出阻抗，应该等于传输线的特性阻抗Z0，这样，源端的反射系数将为零，如图4 所示。假如驱动器输出阻抗为Rs, 则需满足RS+ RT≈ Z0。因此，通常源端端接电阻稍微小于线路特性阻抗。对于TTL和CMOS电路，在HI 和LO 状态时分别有不同的输出阻抗，因而没有完全合适的源端端接电阻，只能折中选取。这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（ 负载端输入高阻，不吸收能量）再从源端反射回负载端。源端串行端接的仿真结果如图5 所示。从图中可以看出，首先，信号的上升沿明显变慢了。由于串联电阻的存在而使上升沿变慢。这样可减少EMI;其次，减少功率耗散。因为加入端接后，输入和输出信号电平没受太大影响，对驱动端电压要求并不高。综合可知，串行端接的优点在于: 每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。串行端接的缺点在于：当信号逻辑转换时，源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2TD（ TD为信号源端到终端的传输延迟），这意味着此时延传输线不能加入其它的信号输入端。因而当驱动分布负载时，通常不能使用串行端接。

2.2.2 末端端接
当使用末端端接的时候，每个驱动门电路直接连接到传输线，末端端接元件位于接收端。最常用的几种末端端接的方式有: 并联端接（普通电阻上拉或下拉端接）、戴维南端接、交流端接。
（1）并联端接
简单的并联端接匹配，就是在负载端加入一个下拉到地或上拉到电源的电阻R1（R1=Z0）来实现匹配，这种方式简单且成本低，但是对源驱动器需要大的驱动电流，如果电源是5v，驱动电流可能达到50～100mA，这是普通驱动器无法达到的。其模型和仿真结果分别如图6和图7 所示。从图中可以看出，由于并联了一个电阻到地，故减少了线路的阻值，上升时间较串联终端有所加快。并联端接的优点是可用于分布负载，并且几乎能够全吸收传输波以消除反射。在驱动多输出时，负载可经分支线沿线分布，而不是像在串联端接中那样必须把负载集中在线的末端。因而并联端接匹配对总线非常合适。并联端接的缺点是终端匹配电阻会带来直流功耗，匹配电阻的值通常为50～150 Ω，所以在逻辑高和逻辑低状态下都会有恒定的直流电流从驱动器流入驱动器的直流负载中。另外并联终端匹配也会降低信号的高输出电平。将TTL输出终端匹配到地会降低VOH的电平值，从而降低接收器输入端的抗噪声能力。
（2）戴维南端接
戴维南端接（ 即分离式端接）可以说是并联端接的一种特殊情况。对于在高电平状态下需要较大驱动电流的TTL 或CMOS 电路来说，上述并联端接显然不合适。而戴维南端接通过一个电阻连到源，一个电阻连到地，允许优化逻辑高逻辑低之间的电压变换点。其模型如图8 所示。在图8所示的模型中，电阻R1和电阻R2并联之后等于传输线的特性阻抗Z0。R1/R2的比值控制着高电平和低电平状态驱动电流的相对比例。如果R1 等于R2，HI 和LO 驱动电流的需求是相同的，该设置适合HCMOS 数字逻辑系列;如果R2 大于R1，LO 的驱动电流需求大于HI，则该设置适合于TTL 或HCT 数字逻辑系列;如果R 2 小于R1，LO 的驱动电流需求小于HI，则该设置适合于大多数设计。R1和R2的值的选择有3个约束条件:1）R1 和R2 并联必须等于Z0;2）不能超过IOHmax（******的高电平输出电流）;3）不能超过IOLmax（******的低电平输出电流）。其仿真结果如图9所示(见下页) 。
从图中可以看出，信号的电平较前者有所增高，这是由于附加的电源的作用，但这样也无疑增加了功耗。戴维南端接的优点在于终端匹配电阻仍然是作为上拉电阻和下拉电阻来使用的，它能够有效地抑制信号过冲，且降低了对源端器件驱动能力的要求，尤其适用于总线使用。其缺点是无论电路的逻辑状态是高还是低，都会有一个从V 到地的常量的直流电流，这会导致终端匹配电阻中有静态的直流功耗。同时，若驱动器不能提供足够大的驱动电流，电压的高值将下降，会降低系统的噪声容限。

（3）交流端接
交流端接是由一个电阻R 和一个电容C 组成的，电阻R 和电容C 连接在传输线的负载一端。其模型如图10所示。对于图10 所示的模型，电阻R1的值必须同传输线的特征阻抗Z0 的值匹配才能消除信号的反射，而电容的值的挑选却十分复杂。主要是因为若电容值较小会导致RC 时间常数过小，这时该RC 电路就类似于一个尖锐信号沿发生器，进而引起信号的过冲与下冲; 反之，较大的电容值会引入更大的功耗。通常情况下，RC 时间常数大于该传输线负载延时的两倍较为理想。其仿真结果如图11所示。从图中可以看出，在没有附加负载端电压的情况下，信号电平介于并联端接和戴维南端接之间，同时对直流实现零功耗，是一种较为理想的端接方式，在TTL 和CMOS 中应用较好。交流端接的优点是能端接直流平衡的线路，没有静态功耗浪费，在分布负载及总线布线中使用。其不足之处是将降低非常高速的信号的速率，另外，RC电路的时间常数会导致电路中存在反射。所以，对于高频、快速上升沿的信号应认真考虑。
注意: 当存在差分信号时，可以大量使用交流端接，将两个末端端接电阻连到一个电容上。这样可以节约末端端接器的功耗，并能保证C1上有正确的电压。其模型如图12所示。对于一些书或文章中提到的二极管端接，由于在二极管瞬间导通时，产生大的电流辐射，且大的脉冲电流可以传播到地平面上，增加EMI。因而在实际中，尤其是高速PCB 的设计过程中，笔者不建议采用此种端接方法。
3.2.3 短线
这种方法使用非常短的线，以至于其传播函数相当于1 ，因而不存在明显的衰减或相位延迟。但前提条件是该线路必须作为一个集总电路元件。它必须小于电气有效长度的1/6。短传输线的条件为:式中:Tr —上升时间，s;L — 线路电感，H/in;C — 电容，F/in;长度—******线路长度，in。

3、结束语
现今高速数字电路系统频率越来越高，板级内的信号完整性问题也越来越严重。选择合适的反射抑制技术是数字系统性能稳定的关键要素之一。因此本文对信号完整性问题中的典型传输线反射问题的研究对于优化PCB 的EMC 设计具有很好的指导意义和一定的工程价值。